Логика һәм Флип Флопс-SN74LVC74APWR

Флип-флопһәмЛатчике тотрыклы халәтле уртак санлы электрон җайланмалар, алар мәгълүматны саклау өчен кулланыла ала, һәм бер флип-флоп яки латч 1 бит мәгълүматны саклый ала.

Флип-Флоп (кыскартылган FF), шулай ук ​​ышанычлы капка буларак та билгеле, шулай ук ​​блист-флип-флоп дип тә атала, санлы логик схема - ике штатта эшли ала.Флип-флоплар кертү импульсын алганчы үз халәтендә кала, ул шулай ук ​​триггер буларак та билгеле.Керү импульсы кабул ителгәч, флип-флоп чыгару кагыйдәләр буенча халәтне үзгәртә һәм бүтән триггер килгәнче шул хәлдә кала.

Пульс, импульс дәрәҗәсенә сизгер, сәгать импульсы дәрәҗәсендә халәтне үзгәртә, ленч - дәрәҗәле саклагыч берәмлек, һәм мәгълүмат саклау эше кертү сигналының дәрәҗәсенә бәйле, ланч эчендә булганда гына. дәүләтне эшләтеп җибәрү, мәгълүмат кертү белән үзгәрәчәк.Латч флип-флоптан аерылып тора, ул мәгълүматны ябыштырмый, чыгудагы сигнал кертү сигналы белән үзгәрә, буфер аша үткән сигнал кебек;Ланч сигналы латч ролен башкарганнан соң, мәгълүмат бикләнгән һәм кертү сигналы эшләми.Ланч шулай ук ​​үтә күренмәле ленч дип атала, димәк, чыгу кертелмәгән вакытта кертелә.

Ланч белән флип-флоп арасындагы аерма
Латч һәм флип-флоп - хәтер функциясе булган икеләтә саклау җайланмалары, алар төрле вакыт логик схемаларын төзү өчен төп җайланмаларның берсе.Аерма: латч аның барлык кертү сигналлары белән бәйле, кертү сигналы кранч үзгәргәндә, сәгать терминалы юк;флип-флоп сәгать белән идарә ителә, сәгать агымдагы керүне үрнәк итеп алу, чыгару өчен.Әлбәттә, латч та, флип-флоп та вакыт логикасы булганлыктан, чыгару хәзерге кертү белән генә түгел, ә алдагы чыгыш белән дә бәйле.

1. Ланч синхрон контроль түгел, дәрәҗә белән эшләнә.DFF сәгать кыры һәм синхрон контроль белән эшләнә.

2 、 люч кертү дәрәҗәсенә сизгер һәм чыбык тоткарлану тәэсирендә, шуңа күрә чыгу бураннар чыгармавын тәэмин итү кыен;DFF буралар чыгару ихтималы аз.

3, Әгәр сез латч һәм DFF төзү өчен капка схемаларын куллансагыз, латч DFF белән чагыштырганда аз капка ресурсларын куллана, бу DFF белән чагыштырганда өстен урын.Шуңа күрә, ASIC-та ланч куллану интеграциясе DFF-тан югарырак, ләкин киресенчә FPGA-да дөрес, чөнки FPGA-да стандарт латч берәмлеге юк, ләкин DFF берәмлеге бар, һәм LATCHны тормышка ашыру өчен бердән артык LE кирәк.Латч дәрәҗәсе триггерланган, бу эшләтеп җибәрү ахырына тиң, һәм активлашканнан соң (эшләтеп җибәрү дәрәҗәсендә) чыбыкка тиң, ул чыгу белән үзгәрә, чыгу белән үзгәрә.Эшләмәгән хәлдә оригиналь сигналны саклап калу, ул күренергә мөмкин һәм флип-флоп аермасы, чынлыкта, күп тапкыр латч ff өчен алыштыручы түгел.

4, латч бик катлаулы статик вакыт анализына әйләнәчәк.

5, хәзерге вакытта, латч бик югары очлы схемада кулланыла, мәсәлән, intel P4 үзәк эшкәрткеч җайланмасы.FPGA латч берәмлеге бар, реестр берәмлеге латч берәмлеге итеп конфигурацияләнергә мөмкин, xilinx v2p кулланмада реестр / латч берәмлеге итеп конфигурацияләнәчәк, кушымта ксилинксның ярты кисәк структурасы схемасы.Башка модельләр һәм FPGA җитештерүчеләре тикшерергә бармады.- Шәхсән, минем уйлавымча, ксилинкс турыдан-туры туры килә ала, берничә LE эшләргә мөмкин, ләкин ксилинкс җайланмасы түгел, һәр кисәк шулай итеп конфигурацияләнергә мөмкин, алтераның бердәнбер DDR интерфейсында махсус латч берәмлеге бар, гадәттә бары тик Ланч дизайнында югары тизлекле схема кулланылачак.altera's LE латч структурасы түгел, һәм sp3 һәм sp2e-ны тикшерегез, һәм башка тикшермәскә, кулланмада бу конфигурация ярдәм итә дип әйтелә.Альтера турында wangdian сүзләре дөрес, altera ff латчка конфигурацияләнә алмый, ул ленчаны тормышка ашыру өчен эзләү таблицасын куллана.

Гомуми дизайн кагыйдәсе: күпчелек дизайннарда ябышудан сакланыгыз.ул вакытны эшләргә мөмкинлек бирәчәк, һәм ул бик яшерен, ветеран булмаганны таба алмый.иң зур куркыныч - бураларны фильтрлау түгел.Бу чылбырның киләсе дәрәҗәсе өчен бик куркыныч.Шуңа күрә, D flip-flop урынын куллана алсагыз, ленчаны кулланмагыз.